CST仿真Vivaldi天線問題

我所模擬的Vivaldi天線仿真時(shí)總是出現(xiàn)這個(gè)問題
我減小頻率多次 都沒有變化,還是有這樣的問題 頻率在0-120GHz
至于port的大小.我設(shè)置的縫隙大小為(2*0.0395)mm, port 我設(shè)置為Xmin -0.25,Xmax0.25;Zmin0.2,Zmin0.3
請高手幫我看一下,問題出在哪里.萬分感謝！

改成-30dB試試

一般這個(gè)警告可以不理他，不放心的話
Solve Transient Solver ->Specials->Steady State 里Maximum number of pulses設(shè)大一點(diǎn)比如30，
比較一下結(jié)果有無變化

謝謝兩位高手的解答
改了之后沒有這個(gè)警告了.
還有一個(gè)問題是 相同這個(gè)仿真 如果我選取的port尺寸比較大之后,他就會出現(xiàn)unstable的警告,要求減小port或upper頻率這個(gè)什么原因?
而且我發(fā)現(xiàn)port的大小直接影響s11的數(shù)值

總是有這個(gè)問題 port到底要減小到一個(gè)什么程度啊?這有什么理論知識可尋嗎?

端口太大，容易導(dǎo)致高次模的產(chǎn)生，從而端口計(jì)算阻抗不準(zhǔn)，因而S參量也就不準(zhǔn)確了

針對不同的結(jié)構(gòu)，端口的設(shè)置是有說法的，建議你閱讀一下，cst內(nèi)附的教程里，有一些專門介紹端口設(shè)置的東西，你看看，對你也許有幫助

謝謝你們的回復(fù) ！

不客氣，大家共同交流嘛，呵呵

求助 關(guān)于使用port里multipin的說明好象可以用來定義50歐
我看過了教材 可是設(shè)置cpw之后總是錯誤圖我明天到了實(shí)驗(yàn)室再傳上來
謝謝！