CST MWS邊界條件設(shè)定對時域訊號的影響
小弟是CST的新手
目前是從簡單的例子慢慢學(xué)習軟體操作和整體高頻電路的觀念
手邊Run了一個微帶傳輸線
發(fā)現(xiàn)邊界條件對於時域訊號影響很巨大
想和大家討論看看
看大家有沒有甚麼想法
下圖是模型建置
最高求解頻率是 20 Ghz
input為rising time 50 ps 的 Step Signal
邊界條件皆設(shè)定為Electrical boundary但和模型有一h的間距如下圖
(h為微帶線之高度)
其輸出波型為有反射的訊號如下
理論上因為微帶線結(jié)構(gòu)並無變化
且waveguide port會自動達到阻抗匹配
因此這個結(jié)構(gòu)應(yīng)該為阻抗匹配且無反射
實驗和理論不符合
接著將邊界條件設(shè)定為和模型緊貼(無間距)如下
邊界條件仍然接為Electrical boundary
其輸出波型為無反射的正常理論波型如下
為什麼會有這樣子的差別小弟想破頭還是無法想通
想和各位討論看看
造成此現(xiàn)象的原因
第一種情況你模擬的相當于是把這個微帶線放到一個金屬盒子里（盒子比微帶線的尺寸大h）的情況，由于PEC邊界的反射，會導(dǎo)致傳輸特新的變化。跟你想模擬的狀態(tài)是不相符的。
那么第二種情況呢?
我覺得這個問題有可能和CST內(nèi)數(shù)值分析的方法有關(guān)
waveguide是一TEM模態(tài)的端口，但是microstrip僅能傳遞QTEM
這兩個模態(tài)不連續(xù)面發(fā)生在waveguide port之切面
可能造成求解不準確，或許需要額外設(shè)定參數(shù)
回到問題本身可能是waveguide port和求解設(shè)定沒設(shè)定好
而不是與邊界條件有關(guān)
但是邊界條件如果緊貼模型會剛好碰到waveguide port的邊界
對於求解可能會有影響，造成剛好求解比較正確
但我目前還未能從仿真驗證我的推論
提供一點想法跟大家一起思考討論
首先推測是這樣的，第一種情況下，相當于在波導(dǎo)端口外面加了屏蔽外罩，高次模比較少，第二種情況端口和電壁之間有一段距離，在仿真中有的也要避免這種情況，可能會導(dǎo)致能量發(fā)散而不收斂。
既然是高次模的影響，對這種設(shè)想進行驗證，過程如下：
從上面可以看出來，就是高次模引起的，給端口加了屏蔽之后和邊界緊貼結(jié)構(gòu)的結(jié)果是一樣的
這個論壇真的是臥虎藏龍
Hawk好猛一下就解出來了
另外想問一下
甚麼時候會需要增加Electric shielding
有沒有甚麼經(jīng)驗法則判斷
畢竟如果模型較為複雜我並無法判斷甚麼是正確的仿真結(jié)果
此外我翻了一下幫助文件
Electric shielding for all ports:
A perfectly shielding (PEC) frame surrounding each waveguide port region will be added.
This option causes higher reflections at ports.
Therefore, it should only be used if a calculation has become unstable.
裡面提到應(yīng)該要當計算不穩(wěn)定時才需要設(shè)定這個選項
但我的仿真解果似乎計算是穩(wěn)定的?
依照幫助文件似乎不該加這個條件?
還希望神人幫忙解答一下
感謝萬分
1波端口與電邊界之間的那一段距離在沒有shielding的情況下，cst是如何處理的?當作真空還是電邊界?
2你的上圖很好的證明了緊貼跟shielding的效果是一樣的，而shielding是說波段口被pec包圍，也就是把我1中所說的空間看作pec了，這時候沒有反射（可以認為匹配了）。這個可以用cst驗證把1中所述空間堵上pec，而波段口不加shielding來驗證。
因而，上圖并不能說明不加shielding的情況下產(chǎn)生了高次模，而反射是由高次模引起。
如果用open，或者添加了surrounding的electric，那么waveguide port就變成了internal waveguide port。這個時候添加shielding才能看到區(qū)別。
1的話如果沒有增加shielding，則waveguide port是以magnetic作計算
這個在waveguide port overview的幫助文件裡面有提到
1.我看一了遍waveguide port overview，恕我愚鈍，沒找到你所說的“waveguide port是以magnetic作計算”
2.我不知道你是否看明白我的問題，我不是問waveguide port是以什么做計算的（waveguide port其實是一個無限長的波導(dǎo)，如果覆蓋整個橫截面的話，相當于一個匹配負載），而是問waveguide port與上下邊界之間的空間是如何處理的。
沒太看明白，您老這最后一句話是想表達什么意思啊?是說這兩種情況下都應(yīng)該添加shielding嗎?
又仔細看了一遍《Waveguide Port Overview》，里面有這么一句話“In general, the definition of a waveguide port requires enclosing the entirefield filled domain in the cross section of the transmission line with the portarea. ” 也就是說設(shè)置的波端口應(yīng)該覆蓋傳輸線橫截面上的所有場填充區(qū)域。
在小編的第一個例子中，Waveguide Port與電邊界區(qū)域之間區(qū)域也應(yīng)該有場分布，而其設(shè)置Waveguide Port并沒有滿足上述要求。故第一個例子應(yīng)該屬于對Waveguide Port的錯誤使用，得到的結(jié)果不符合理論也就沒什么奇怪了。
就是說，對于設(shè)置在close boundary處的waveguide port，已經(jīng)有所謂的"shielding"了。只有在open或者close boundary但設(shè)置了surrounding space，那么設(shè)置在計算區(qū)域之內(nèi)的internal waveguide port要添加shielding，否則有可能會造成unstable。
ytfbuaa大人，您英明神武
是小的愚鈍才來跟大家請教
上面有提到如果3d模型是"Open"，則"magnectic"邊界就會被採用
不過不知道我這樣斷章取義有沒有誤解
從port mode看起來場分布在靠近waveguide port的邊界附近就變得很小且很稀疏
(以最大的scale去看，並取log)
因此覺得外圍場分布應(yīng)該更少
不過後來加大waveguide port邊界似乎反射量有變少
但是會出現(xiàn)higher mode的warning
目前仍然在克服不過先來回報XD
小弟的目標是希望邊界條件對於模型的影響能夠越小越好
畢竟實際上並不會有電邊界在我DUT的旁邊
因此如果+shielding可能會讓仿真失真
這樣就失去使用仿真軟體的意義了
