CST TDR仿真不對(duì)，Allegro PCB,100歐差分線
想看一對(duì)差分線（100歐姆）的TDR仿真結(jié)果，PCB是6 layers,allegro 16.6設(shè)計(jì)的。
但CST2013仿真結(jié)果明顯不對(duì)，與理論值和實(shí)際測(cè)試結(jié)果都相差很大，分析了很久都沒解決。
我感覺是仿真設(shè)置和Mesh 出了問題，但又不知道具體怎么設(shè)。請(qǐng)各位大牛指導(dǎo)。萬分感謝！
模型截圖：
下面圖片是用 Agilent TDR的實(shí)測(cè)波形, 壓縮檔是CST仿真文件
仿真文件 Archived from CST2013 19
第一個(gè)PART 怎么都下不了呢
我試了可以， 你再試一下，不行我就重新上傳
無法讀取請(qǐng)問是用哪種模組??MWS嗎??
看了下你的CST文件，主要問題是頻率范圍，也可以說是脈沖長(zhǎng)度的設(shè)置
我簡(jiǎn)單測(cè)量了一下兩個(gè)端口之間的距離，大概957mil，也就是25mm左右，光速需要0.08ns從1端口傳到2端口，而你的激勵(lì)信號(hào)長(zhǎng)度為0.09ns，明顯不能分辨印制線上的不連續(xù)，建議將頻率范圍設(shè)置為0-100GHz試試
線長(zhǎng)1625mil. 對(duì)應(yīng)在FR4介質(zhì)里的傳播時(shí)間是 230ps 左右。
040G帶寬也應(yīng)該夠，對(duì)應(yīng)激勵(lì)脈沖上升沿是21.9ps，已經(jīng)很陡了。我試過20G帶寬和50G帶寬，只是影響結(jié)果的精度。
這對(duì)差分線跑的最高信號(hào)頻率是2.5GHz。
我重新上傳了仿真文件，大家再看看能否打開，謝謝！
問題還是沒解決，改變MESH數(shù)量會(huì)生成完全不同的結(jié)果。所以現(xiàn)在我不清楚要怎么設(shè)置MESH才合適。有沒有人可以幫忙設(shè)置一下正確參數(shù)，謝謝！
你的感覺是對(duì)的，mesh出了問題。
但這個(gè)完全沒必要“分析很久”，CST作為一款成熟的商業(yè)軟件，怎可能仿真結(jié)果如此離譜？
相信你仿真的過程中肯定看到此警告：mesh cells are represented in staircase mode and have been filled with PEC……
如果此時(shí)你看一眼你的網(wǎng)格，你會(huì)發(fā)現(xiàn)差分信號(hào)線都和GND短路了。
信號(hào)能傳的過去才怪。
所以CST TDR仿真是沒問題的，你還需要加密網(wǎng)格，特別是z向的
因?yàn)?013我開不了所以看不到 不過我有些建議 如果你先看TDR的話
CST 的excitstion signals 那使用smooth step 我從你的儀器上看到 使用的上升時(shí)間
應(yīng)該是 10-90% 130PS 所以你可以設(shè)定 Arise 80% 130PS 這樣就跟你設(shè)定的頻率無關(guān)了
也會(huì)跟你的 儀器的上升時(shí)間一樣 基本上波形的大略圖會(huì)差不多 再來就是你mesh設(shè)定的差異
在各位大佬的建議下，我優(yōu)化了mesh, 仿真結(jié)果如下：
結(jié)果看起來有點(diǎn)象樣了。但有兩點(diǎn)還不明白，
仿真圖中TDR傳播時(shí)間是0.65ns, 我用ads 自帶的linecalc 輸入PCB參數(shù)( Er=4.0, TanD=0.02, 層厚H=3.5mil, 線寬W=4mil, 線距S=10mil ) ,
得出 Ko=2.689, Zodd=59Ω，那么Zdiff = 118Ω；
問題1：為什么TDR 仿真出來的阻抗會(huì)小于118Ω?
問題2：根據(jù)Ko=2.689, 推算出差分線長(zhǎng)是2340mil，與實(shí)際長(zhǎng)度1625mil相差比較大，這個(gè)誤差是怎么來的呢？
請(qǐng)大佬們繼續(xù)建議，謝謝！
