cst 設(shè)置的離散端口總是說泡在pec中 無法仿真 怎么弄？

從圖上看 離散端口和pce半毛錢的關(guān)系也沒有啊！

模型就是兩傳輸線并聯(lián)充電 串聯(lián)放電，兩端口都是s參數(shù)激勵，我打算提取參數(shù)放入pspice電路仿真。

我用一個大的真空長方體把電邊界頂開的。

打開背景材料設(shè)置（邊界條件左邊的那個按鈕）
將PEC改為NORMAL即可

背景我設(shè)成normal了啊 還是一樣的 瘋了

是不是你的對稱面設(shè)置的有問題，不是磁或者電對稱結(jié)構(gòu)，你設(shè)置成對稱了

Cannot see the mesh configuration. So please check the following:
You have set up the proper globle mesh configuration or local mesh properties for the PEC. Active the "mesh view" mode and pay attention on the separation area of those PEC pads. Make sure there are sufficient mesh lines between the pads so that the discrete ports won't be merged into PEC in mesh view.

發(fā)模型上來就可以了 大家?guī)兔纯?/p>

我也遇到過，我的解決方法是重新設(shè)置background material里面的空間擴展，不擴展就ok了，要不就延長，waveguide端口處在邊界的邊沿。還有就是用deembed port，這個沒測試過

源垂直的平面不能電對稱

sorry，應(yīng)該是源所在的平面

檢查一下網(wǎng)格設(shè)置，可能是網(wǎng)格線設(shè)置的太少了吧。