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Allegro PCB Layout 高速電路板設計
臺科大 黃宏仁編著 I、II兩冊
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黃宏仁編寫的Allegro PCB設計中文書，分I、II兩冊，臺科 大出版。本書的編排順序，完全按照實際的電路板設計流程，最適合教學及自修。全書包含基本應用及實際範例，可說是最佳的入門工具書, 書中以實際的範例，帶領讀者了解整個操作，快速進入Allegro的世界；同時探討Orcad Capture及Cadence Concept HDL兩套線路圖，如何將其Netlist讀入Allegro中。書中特別介紹建立零件的步驟，以具備完整的設計能力。 我們同時提供本書上所用到的Allegro範例檔案，並包括Orcad Capture及Cadence Concept HDL的線路圖檔案，方便讀者直接引用及參考。 |
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Book I 內(nèi)容目錄 |
Book II 內(nèi)容目錄 |
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第１章 電路板設計介紹
1.1 現(xiàn)有的設計趨勢
1.2 產(chǎn)品研發(fā)流程
1.3 電路板設計流程
第２章 版本14.2新功能介紹
2.1 Save Design to 14.0
2.2 Database Write Locks
2.3 View Schemes
2.4 DBdoctor
2.5 Plane Rat
2.6 Place Manual UI Auto-Hide
2.7 Direct Select of Alternate Sysbol
2.8 Quickplace Options
2.9 Via Shoving
2.10 Dynamic Slide PhaseⅡ
2.11 Vertex Dynamic Bubble Options
2.12 Smart Start on Line Width
2.13 Highlight All Pins on Net During add connect
2.14 Net Name Added to Control Panel
2.15 Purge Vias
2.16 EXTRACT Name Change
2.17 Graphical Enhancements During Dynamics
2.18 Text Printing/Stick
2.19 Append to File Option Added to Reports
2.20 SPECCTRA-Like Zoom
2.21 Viewer Plus Enhancements
2.22 New Board Wizard
2.23 IPC356 and Allegro-to-DXF Performance Improvement
2.24 TestPrep PCR Fixes
2.25 New Features in Allegro Studio(PCB)
第３章 基本使用
3.1 使用前的準備
3.2 啟動Allegro
3.3 編輯既有的電路板檔案
3.4 結束Allegro
3.5 滑鼠操作
3.6 控制面板
3.7 設定鍵盤
第４章 基本命令
4.1 File/Plot Setup命令
4.2 File/Plot Preview命令
4.3 File/Plot命令
4.4 File/Script命令
4.5 Edit/Move命令
4.6 Edit/Copy命令
4.7 Edit/Mirror命令
4.8 Edit/Spin命令
4.9 Edit/Change命令
4.10 Edit/Delete命令
4.11 Edit/Vertex命令
4.12 Edit/Delete Vertex命令
4.13 Edit/Text命令
4.14 View/Zoom命令
4.15 View/Refresh命令
4.16 Display/Color Visibility命令
4.17 Display/Element命令
4.18 Display/Measure命令
4.19 Display/Highlight & Dehighlight命令
4.20 Display/Show & Blank Rats命令
4.21 Setup/Drawing Options命令
4.22 Setup/Text Sizes命令
4.23 Setup/Grids命令
4.24 Setup/Subclasses命令
第５章 新增圖形物件
5.1 範例：新增線段
5.2 範例：以半徑新增圓弧線段
5.3 範例：定３點新增圓弧線段
5.4 範例：新增空心圓
5.5 範例：新增空心長方形
5.6 範例：新增實心長方形
5.7 範例：新增文字
5.8 範例：新增實心的任意多邊形
5.9 詳細解說
第６章 設定屬性
6.1 常用零件屬性
6.2 常用訊號線屬性
6.3 零件加入Fixed屬性
6.4 零件刪除Fixed屬性
6.5 訊號線加入Min_Line_Width屬性
6.6 訊號線刪除Min_Line_Width屬性
第７章 建立零件庫
7.1 範例：建立圓形有鑽孔的Padstack
7.2 範例：建立正方形有鑽孔的Padstack
7.3 範例：建立SMD的Padstack
7.4 範例：建立Thermal Relief的零件
7.5 範例：建立ZIP20零件
第８章 建立電路板
8.1 進入Board Editor
8.2 設定工作區(qū)域
8.3 設定板外框
8.4 放置電路板標識零件
8.5 放置定位孔零件
8.6 放置視覺定位零件
8.7 設定工作格點
8.8 設定擺放零件區(qū)域
8.9 設定走線區(qū)域
8.10 設定預設DRC值
8.11 設定預設貫穿孔
8.12 增加走線內(nèi)層
8.13 儲存電路板檔案
第９章 讀入訊號接點表
9.1 Orcad Capture線路圖
9.2 Concept HDL線路圖
9.3 讀入訊號接點表
第10章 擺放零件
10.1 開啟電路板檔案
10.2 人工擺放零件
10.3 自動擺放零件於板外
10.4 未排零件報表
10.5 已排零件報表
第11章 設定設計規(guī)範
11.1 列出間距的設計需求
11.2 設定間距的Type屬性
11.3 設定間距的Rule
11.4 指定間距的Rule至Type屬性
11.5 設定間距的DRC模式
11.6 列出線段的設計需求
11.7 設定線段的Type屬性
11.8 設定線段的Rule
11.9 指定線段的Rule至Type屬性
11.10 設定線段的DRC模式
第12章 拉線
12.1 設定線寬屬性
12.2 建立電源/接地的Plane
12.3 控制鼠線的顯示
12.4 Highlight及Dehighlight
12.5 人工拉線
12.6 人工修線
12.7 自動修線
12.8 自動拉線
第13章 製作測試點
13.1 範例：自動加入測試點
13.2 範例：手動加入測試點
13.3 範例：手動刪除測試點
第14章 後處理
14.1 重編零件序號
14.2 整理文字面
14.3 產(chǎn)生鑽孔圖
第15章 產(chǎn)生底片檔案及報表
15.1 設定底片參數(shù)
15.2 設定Aperture檔案
15.3 產(chǎn)生底片
15.4 產(chǎn)生報表
附錄A 安裝指南
A-1 建議的電腦配備
A-2 安裝指引
A-3 License指引
附錄B 功能表說明
附錄C 工具列說明
附錄D 底片層面定義
D-1 走線層面的堆疊定義
D-2 走線層面的底片定義
D-3 文字層面的底片定義
D-4 防銲層面的底片定義
D-5 鋼板層面的底片定義
D-6 鑽孔圖的底片定義 |
第一章 Allegro環(huán)境變數(shù)(Ⅰ)
1.1 設定專屬的環(huán)境變數(shù)
1.2 個人化的環(huán)境變數(shù)檔案
1.3 環(huán)境變數(shù)的使用說明
1.4 Autosave分類
1.5 Autovoid分類
1.6 Browser分類
1.7 Config_paths分類
1.8 Control_panel分類
1.9 Design_paths分類
1.10 Display分類
1.11 Drawing分類
1.12 Drc分類
第二章 Allegro環(huán)境變數(shù)(Ⅱ)
2.1 Etch分類
2.2 File_management分類
2.3 Gloss分類
2.4 Misc分類
2.5 Plot分類
2.6 Roam分類
2.7 Skill分類
2.8 Ui分類
2.9 Ui_paths分類
2.10 User分類
第三章 圖形使用介面
3.1 標準的圖形使用介面
3.2 功能表
3.3 Allegro Expert功能表
3.4 工具列
3.5 控制面板
第四章 Allegro 屬性(Ⅰ)
4.1 ALT_SYMBOLS
4.2 AUTO_RENAME
4.3 BUS_NAME
4.4 COMPONENT_WEIGHT
4.5 DENSE_COMPONENT
4.6 DIFFERENTIAL_PAIR
4.7 DIFFP_2ND_LENGTH
4.8 DIFFP_LENGTH_TOL
4.9 ECL
4.10 ELECTRICAL_CONSTRAINT_SET
4.11 FILLET
4.12 FIXED
4.13 FIX_ALL
4.14 HARD_LOCATION
4.15 IMPEDANCE_RULE
4.16 MAX_BVIA_STAGGER
4.17 MAX_EXPOSED_LENGTH
4.18 MAX_PAPALLEL
4.19 MAX_VIA_COUNT
4.20 MIN_BVIA_GAP
4.21 MIN_BVIA_STAGGER
4.22 MIN_LINE_WIDTH
4.23 MIN_NECK_WIDTH
4.24 NET_PHYSICAL_TYPE
4.25 NET_SCHEDULE
4.26 NET_SHORT
4.27 NO_DRC
4.28 NO_GLOSS
4.29 NO_PIN_ESCAPE
4.30 NO_RAT
第五章 Allegro 屬性(Ⅱ)
5.1 NO_RIPUP
5.2 NO_ROUTE
5.3 NO_SHAPE_CONNECT
5.4 NO_SWAP_COMP
5.5 NO_SWAP_GATE
5.6 NO_SWAP_GATE_EXT
5.7 NO_SWAP_PIN
5.8 NO_TEST
5.9 PACKAGE_HEIGHT_MAX
5.10 PACKAGE_HEIGHT_MIN
5.11 PINUSE
5.12 PIN_ESCAPE
5.13 PLACE_TAG
5.14 PROBE_NUMBER
5.15 PROPAGATION_DELAY
5.16 RATSNEST_SCHEDULE
5.17 RELATIVE_PROPAGATION_DELAY
5.18 ROOM
5.19 ROOM_TYPE
5.20 ROUTE_PRIORITY
5.21 ROUTE_TO_SHAPE
5.22 SAME_NET
5.23 SIGNAL_MODEL
5.24 STUB_LENGTH
5.25 TS_ALLOWED
5.26 UNFIXED_PINS
5.27 VIA_LIST
5.28 VOLTAGE
第六章 XNET
6.1 定義層面堆疊的方式
6.2 定義電源及接地訊號
6.3 定義零件的類別及其接腳型式
6.4 指定零件的Signal Model
第七章 Constraints
7.1 Constraints簡介
7.2 Standard design rules
7.3 Spacing rule set
7.4 Physical rule set
7.5 Design constraints
7.6 Electrical constraint sets
7.7 Areas
第八章 Constraint Manager(Ⅰ)
8.1 使用簡介
8.2 介面說明
第九章 Constraint Manager(Ⅱ)
9.1 BUS部份
9.2 Wiring部份
9.3 Impedance部份
9.4 Min/Max Propagation Delays部份
9.5 Total Etch Length部份
第十章 Constraint Manager(Ⅲ)
10.1 Match Group部份
10.2 Relative Propagation Delay部份
10.3 ECSet部份
附錄Ａ DRC錯誤簡碼
A.1 單一字元的錯誤代碼
A.2 雙字元的錯誤代碼
附錄Ｂ Allegro 15.0 安裝指南
B.1 建議的電腦配備
B.2 安裝指引
B.3 License指引
附錄Ｃ Allegro 15.0 新功能介紹
C.1 Dynamic Positive Shapes
C.2 Differential Pair Overhaul
C.3 Testprep Update
C.4 Group Slide
C.5 Uprev
C.6 Asymmetrical Part Pin Swapping(Chips.prt)
C.7 DXF Import & Export Improvements
C.8 Color Swatches
C.9 ODB++ Update
C.10 WinHelp to CDSDoc
C.11 SCALD EOL
C.12 Same Symbol Pin DRC Suppression
C.13 CAD Programs EOL
C.14 Additional "By Pice" SPECCTRA commands
C.15 Performance Enhancements
C.16 Script Migration
C.17 Quality Initiatives
C.18 Skill Enhancements
附錄Ｄ Allegro 15.0 板子更新注意事項
D.1 Dynamic Positive Shapes
D.2 Differential Ppair
D.3 TestPrep
D.4 Script
D.5 License Control
附錄Ｅ Allegro 15.0 重要功能解析
E.1 Dynamic Positives Shapes
E.2 Differential Pair
E.3 Testprep |
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